为了兼具可扩充性以及数据处理速度，对于各种应用如：影像数据侦错、视讯数据压缩、音效数据增益、电动机控制等，可程序化数据处理模块(Programmable Data Processing Module)都是当前时势所需。
以影像数据侦错模块为例，一个可程序化逻辑门阵列(FPGA)是必备的主要组件，硬件工程师可在这个组件中使用硬件描述语言(Hardware Description Language, HDL)撰写适合客户需求的算法。若是需要修改或新增功能，则可修改HDL程序，再对FPGA芯片重新烧录，无须对硬件板卡做任何重新加工或是重新设计的动作，就可以达到需求。
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在处理的数据量越来越大的情形下，所需的暂存内存容量随之增大，以往的先进先出队列(First-In-First-Out, FIFO)无法符合其高速度与大容量的需求，许多硬件工程师转往思考随机存取内存(Dynamic Random Access Memory, DRAM)的使用可能性。
随机存取内存具备可快速存取、可依照设计者规划使用空间、大容量等优
笔者的构想是在此DRAM Controlling IP上再加上一层包装(Wrapper)使之拥有FIFO接口，成为一多端口内存存取控制(Multi-Port Memory Access, MPMA)技术。既可保有大容量、存取速度快等优点，亦可保有FIFO接口容易的优点。在设计过程中，DRAM空间可随使用者定义而拥有更高的弹性。如图1，此DRAM拥有两个写入端口以及两个读出端口。对于每个写入端口，其数据可从起始地址连续写入，直到结束地址之后，再从起始地址继续写入，成一循环式(Circular)写入方式。对于每个读出端口，其数据读出的方式可使用类似于循环写入的方式，而且只要写入到内存的数据数量比读出的数据数量多，则此方式是合理的类FIFO存取方式。
MPMA如何使用于数据处理模块
许多大量资料运算处理的应用，需要极大的资料暂存，相对应于一个4k-Byte FIFO的价格，其实可以买一个32M-Bit DRAM颗粒绰绰有余。不过，就如前述，其不方便的存取控制是一大问题。所以在撰写FPGA里的HDL算法时，借助其FPGA供货商所提供的IP为一个解决方案。图2为在一个FPGA中，借助其供货商所提供的DRAM控制IP来做设计的示意图。
对于所需处理的数据量重复性偏高的应用，例如图3的影像原始数据用影像侦错处理算法来侦测P4点是否错误，需要它周围的8个点当作参考数据来对比，若是使用FIFO，可能无法同时暂存到此3条线(Line)的数据，所以使用DRAM暂存大量的数据，以提供硬件的算法所需要时可以存取到大范围的数据。
由于DRAM的控制复杂，每存取一次就要重新计算其欲存取的数据地址，根据其数据地址的连续性，可在图像原始数据写入后，分为三个端口以连续地址的方式读出。例如图3，*端口连续读出P0、P1、P2，第二端口连续读出P4、P5、P6，第三端口连续读出P8、P9、P10，则可以完成P5点侦错的计算；而在计算P6点是否错误时，*端口只要再读出P3，第二端口读出P7，第三端口读出P11，就可以完成计算前数据的完备，大大提高数据的使用率，也因为连续读取的机制，不用每次计算前就先计算数据地址，只要每一端口均先连续读取数据即可完成，也降低了DRAM控制的复杂度。
MPMA技术介绍
笔者以Altera MegaCore IP Generator产生的DDR DRAM Controller为例，再加上自创的Wrapper逻辑，制造一进(32-bit in)一出(8-bit out)的MPMA的存取端口；图4为其方框架构图。
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在此架构中可明白其Altera DDR DRAM Controller与Write/Read wrapper间的数据频宽为64位，而通过笔者所撰写的wrapper逻辑，更可自由地撰写输入与输出的频宽。在Write/Read wrapper中数据的地址计算方式采用累进式累加，其存取接口类似为FIFO的存取，因而达到更容易使用其大容量数据暂存的优点。
每个wrapper中有一小容量的FIFO
